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可预置的任意进制分频器及其应用实例

分频器是一种常用电路,常用多种型号的集成电路均可制作分频器。$$利用集成二进制分频器CD4040或类似的集成电路,不仅可以得到2的整数次方的分频系数,增加少量元件还可以得到任意进制的分频系数,并且通过预置,还可以随意改变分频系数,成为可预置任意进制的分频器,使用更加方便。$$一、工作原理$$CD4040的最大分频系数为2~(12)=4096,QA~QL共12个输出端,分别对应分频系数为 2~0~2~(11)。要得到11以内2的整数次方的分频系数,可以直接从相应输出端取得。对于不是2的整数次方的分频系数,只要用组合的办法,将对应输出端口相“与”,就可以实现所需要的分频系数。$$以分频系数11为例,电路见图1。十进制数11所对应的二进制数为1011,有2~0+2~1+2~3=11,对应的 QD、QB、QA输出为“1”,用二极管D1、D2、D3组成与门进行预置。计数器在计数状态未达到预置数时,复位端CLR为“0”;达到预置数以后,复位...  (本文共2页) 阅读全文>>

权威出处: 电子报2003-10-12
《北京大学学报(自然科学版)网络版(预印本)》2006年02期
北京大学学报(自然科学版)网络版(预印本)

一种通用的可编程双模分频器

0 Introduction Divider is a critical block of PLL(Phase-Locked Loop)based frequency synthesizer, which is also an only block in feedback path. The division ratio N and the reference frequency fref set the VCO output frequency fVCO ( f VCO = N?fref). The divider mainly includes analog circuit like prescaler and digitalcircuit like programmable divider. The prescaler is utilized to reduce the input operation frequency ...  (本文共5页) 阅读全文>>

《数码世界》2017年12期
数码世界

家用音响中二阶三分频功率分频器的设计与制作

在家用音响系统中,要想还原出清晰、逼真、令人陶醉的声音,在选择音响器材时,从音源,连线、功放一直到音箱都要精挑细选,合理搭配,即使这样,有时买回的音响还是不能达到满意的效果,原因是什么呢?原来一个重要原因在分频器上。因为分频器藏于音箱的箱体中,人们在挑选音箱时,注意力放在了音箱的外观、箱体的材质以及扬声器的品牌上,而忽略了箱体中的分频器。很多厂家为了节约成本,一般都不会着力打造藏在暗处的分频器,以至于很多音箱中的分频器简单粗糙。分频器是串于功放与音箱之间的器件,它的好坏直接影响音响的频响,声像的相位以及功放的阻尼系数,所以很多人将其称为音箱的大脑,可见其在音响系统中的作用。为此,我们完全可以自己设计制作一款适合自己的分频器。下面以二阶三分频功率分频器的设计及制作为例,谈谈自己的制作体会,以期与同行们分享制作过程的乐趣。1根据高,中、低音扬声器的频率特性曲线确定分频点确定分频点的原则是:低频信号的分频频率应低于低频扬声器上限截止频...  (本文共1页) 阅读全文>>

《同行》2016年09期
同行

基于FPGA奇偶分频器的设计

FPGA是一种可编程逻辑器件,是世界硬件设计的重点研究对象,具有编程灵活,控制精确,应用范围广泛的特点。在数字化控制系统中,尤其在FPGA/CPLD和DSP中,经常常会用到对信号经行分频的分频器,对此来说实现偶分频是比较简单的,但在一些领域比如锁相环频率跟踪的的实现,就需要实现占空比为50%,并且是任意整数值的分频。为了解决上述问题,本文分别设计了占空比均为50%的奇数分频器和偶数分频器,将两路的输出信号输入到选择器中,实现奇偶无差别的分频,并且奇偶转换时没有毛刺现象。图1 4分频器波形图1偶数分频器的设计与实现在基本数字电路中,占空比为50%的偶数分频器的设计是较为简单的,内部主要利用计数起来实现。比如实现N分频,对待分频信号经行计数,计数到N/2-1时,输出信号反转,当其计数到N-1时计数值清零,否则向上计数,循环下去就实现了对信号的偶数分频,并且占空比为50%。在Quartus II设计平台上进行仿真,结果如图1所示。实现...  (本文共1页) 阅读全文>>

权威出处: 《同行》2016年09期
《微电子学》2014年02期
微电子学

高速低功耗自适应可编程分频器

1引言可配置分频器是锁相环(PLL)中重要的电路组件,是限制锁相环工作频率的关键环节[1]。一般而言,最高工作频率是评价分频器性能的主要指标。随着CMOS工艺尺寸的缩小以及便携式设备的发展,分频器的低功耗性能越来越受到重视[2-4]。目前,比较先进的片上系统芯片(SOC)使用的高频锁相环的整体功耗已接近7mW[5],其中,分频器的功耗为1.0mW[6],功耗比例超过15%。另一方面,主流锁相环的工作频率日益提高[7],即使是用于SOC的锁相环的工作频率也已超过6GHz[8]。随着锁相环工作频率的不断提高,分频器功耗占整个锁相环总功耗的比例将会越来越高。在锁相环环路范围内,分频器的工作频率与功耗的矛盾日益突出。针对上述问题,本文以经典的约翰逊计数分频器[9]为基础,将单级分频结构从拓扑上切分为双级分频结构,从结构上限制了分频器中高速翻转结点的范围,大幅提高了分频器的工作频率,有效降低了分频器的整体功耗。本文还设计了自适应系数配置器...  (本文共5页) 阅读全文>>

《曲靖师范学院学报》2013年03期
曲靖师范学院学报

基于CPLD的整数可变分频器设计

在许多电子设备中如电子钟、频率合成器等,需要各种不同频率的信号协同工作,常用的方法是以稳定度高的晶体振荡器为主振源,通过变换得到所需的各种频率成分,分频器是一种主要变换手段.早期的分频器多为正弦分频器,随着数字集成电路的发展,数字分频器逐渐取代了正弦分频器,即使在输出信号均为正弦波时也往往采用模数转换—数字分频—数模转换的方法来实现分频,因而,数字逻辑电路设计的分频器就成为一种基本电路,通常用来对某个给定频率进行分频,降低频率,以得到所需的频率.通常数字分频器由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频.计数器是以触发器为主要器件,触发器是能够存储1位二值信号的基本单元电路,是具有记忆功能的基本逻辑单元.计数器是数字系统中使用较多的时序电路,种类繁多,本文通过将两块计数器74LS190芯片并联在一起并加上相关数字逻辑器件实现个位和十位上的分频,并进行仿真证明结果的正确与否.Quartus II软件是Alte...  (本文共3页) 阅读全文>>