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Web 2.0存储:低成本还要易扩展

Web 2.0应用的数据类型有两种:一种是存储在相关数据库(如Microsoft SQL Server或 Oracle Database )中的数据,另一种是作为非结构化数据进行存储的固定内容(如音乐、照片、视频)。用来存储数据库数据的设备必须具有非常高的性能,以便能支持大量用户同时在线访问,而用来存储非结构化数据的设备一定要具备大容量、低成本的特征。$$    Web 2.0 存储设备应该具有自我管理的能力,能够在同一存储阵列内处理事务交易和连续的工作负载。单个存储阵列的容量可轻松扩展至数百TB,并且可以支持多个存储层(包括高性能的光纤磁盘和低成本的SATA磁盘)。Web 2.0 存储可以轻松、迅速应对无法预测的业务增长和应用需求的变化。$$    Web 2.0存储与云存储并无差别。云计算指的是Software-as-a-Service (SaaS)、 Hardware-as-a-Service (HaaS)和超链接提供的W...  (本文共1页) 阅读全文>>

《中国传媒科技》2006年11期
中国传媒科技

存储阵列中几个关键参数

以前经常听某某存储厂商给我们做存储阵列方面的介绍,不但用各种演示方法来证明他的产品有多好,而且还列举了很多参数,如cacheIOPS,磁盘的IOPS,BUS带宽等等。说实话,虽然搞了存储这么些日子,至于评判一个存储阵列的优劣还真有些迷糊,不知道存储阵列应该更加关注哪些硬件参数。其实,存储阵列的性能确实很重要,在性能里经常会提到CacheIOPS,DiskReadIOPS,DiskWriteIOPS这几个关键参数。其中,CacheIOPS是读的性能,表明了控制器的性能水平,其最大特点就是:一不做RAID运算,二不通过后端对磁盘操作;DiskIOPS则是是控制器加磁盘处理的性能水平。与CacheIOPS相比,DiskIOPS更根本,更真实。如果你有一个应用模型:Read70%,write:30%,则根据DiskIOPS马上就可以估算出这个应用的性能高限了。CacheIOPS参数表明了控制器的性能水平,而对于拥有两个或者更多控制器的存...  (本文共1页) 阅读全文>>

华中科技大学
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相变存储阵列的热串扰测试研究

现代社会已经全面进入了信息化时代,传统的存储器已经不能满足日益增长的信息存储需求。相变存储器,作为新一代非易失性存储器的代表,拥有着超快的擦写速度、能与CMOS兼容、抗辐射等等优点。然而,减小单元尺寸,这一作为提高存储器存储密度的主要手段,却由于相变存储器单元间存在的热串扰现象而受到阻碍。可见,开展对相变存储器的热串扰研究是十分必要的。本文着重研究了相变存储阵列的热串扰现象。首先,利用光刻、溅射等工艺制作出三层结构的相变存储阵列。并利用有限元分析软件ANSYS,对以上三层结构的相变存储阵列进行了热电偶仿真,我们分析出相变存储阵列中的主要热量来源为焦耳效应,故选用SOLID227模型对单个单元、单元间距90纳米、100纳米、130纳米、160纳米的存储阵列进行了热分析,得到了不同情况下的热量分布曲线,并推断出此种结构的相变存储阵列的单元间距在130纳米以上时,热串扰现象对邻近单元的干扰已经可以不予考虑。接着,本文从相变存储阵列热串...  (本文共65页) 本文目录 | 阅读全文>>

华中科技大学
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32Mbits相变存储阵列工艺研究

相变存储器在读写速度,功耗,抗辐射能力,数据保持力等方面的巨大优势使其有望在下一代非易失性存储器的竞争中脱颖而出。国外在相变存储器的应用方面已经开始产业化了,而国内还处在实验室研究阶段。本课题对国内大容量相变存储阵列的制备工艺进行了研究,设计并成功制备了32Mbits相变存储阵列。本论文首先设计了32Mbits相变存储阵列的单元结构及总体阵列结构。对比了几种常见的相变存储单元结构的优缺点之后,选择了特征尺寸为2μm的五层T型结构的相变单元作为阵列单元的基本结构,同时采用阵列面积最小的crossbar结构来设计了阵列的总体结构图,并使用L-edit软件设计了各层材料的掩膜版图。接着本文分析比较了几种常见的集成电路制造工艺的优缺点,选择用接触式曝光光刻-磁控溅射-剥离的工艺来制备32Mbits相变存储阵列。在制备过程中研究了AZ5214反转光刻胶的特性及光刻参数。同时针对32Mbits相变存储阵列制备过程中遇到的问题提出了相应的解决...  (本文共58页) 本文目录 | 阅读全文>>

东南大学
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宽电压时序推测型SRAM存储阵列的设计

为满足片上系统(System on a Chip,SoC)的能效需求,低至近阈值区的宽电压静态随机存储器(Static Random Access Memory,SRAM)的设计在学术界引起了广泛的关注。存储阵列作为SRAM的关键模块,决定着SRAM的整体性能。随着电源电压降低,局部工艺波动导致电路需要的设计裕度越来越大,在近阈值区,过于悲观的设计裕度大大地增加了存储阵列的读出延时,SRAM的性能因此严重退化。时序推测方案能够在一定程度上降低过大的设计裕度对性能的影响,时序推测方案采用两次读出的方式,第一次读出为推测型读出,数据快速输出,用于降低存储阵列的延时,第二次读出为确认型读出,用于检错。现有的时序推测方案在近阈值区的检错延时过大,这限制了其在SoC芯片中的应用。本文提出了一种改进型的时序推测方案,该方案在推测型读出后通过快速调整灵敏放大器输入电压的极性实现快速检错,该方案可以大幅度降低存储阵列的读出延时,仿真结果表明:相...  (本文共71页) 本文目录 | 阅读全文>>

华中科技大学
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相变存储阵列预读写电路设计与实现

作为具有巨大发展潜力的非易失存储设备,相变存储器(Phase Change Memory)具有低功耗、速度快、多值存储、与CMOS工艺兼容等优势,在近年来发展迅猛。其利用相变材料在晶化与非晶化的不同状态下电阻值差异来存储不同的数据。缩小相变存储器的存储单元尺寸,是提高存储密度的主要方法,然而提高存储密度需要应对相变存储单元之间的热串扰现象,同时,对相变存储单元进行常规操作时,传统的擦写过程会造成重复擦写,故有必要提出一种方案,能够有效的降低重复擦写次数,减小热串扰对相变存储器的干扰。本文提出了一种预读写方案,通过预读写操作避免重复擦写带来的重复操作,在擦写过程中采用脉宽调制和幅度调制电路,避免过度擦写,可有效降低热串扰。本文通过模块化设计,搭建了预读写电路系统的实验平台,设计了可以对相变存储阵列实现预读写功能的电路,实现了相变存储阵列的预读写方案。整个预读写电路系统由预读写电路主控模块、电源模块、半导体分析仪模块、下位机模块、相...  (本文共58页) 本文目录 | 阅读全文>>