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低功耗逻辑电路设计及在RISC设计中的研究

随着集成电路进入深亚微米时代,功耗问题已成为超大规模集成电路设计考虑的重要因素。本文对逻辑电路层次低功耗设计、嵌入式RISC处理器设计及其低功耗研究进行了深入研究。触发器是数字电路中的重要结构单元。在传统触发器结构的基础上,本文提出了单闩锁结构边沿触发器设计,它通过利用时钟信号的竞争冒险产生窄脉冲控制单一锁存器以实现触发器的一次状态转换功能。在二值单闩锁结构边沿触发器的基础上,把利用时钟信号竞争冒险的思想应用于三值电路中,提出了基于CMOS传输门的二值D型时钟信号竞争型边沿触发器。并且从传统主从结构触发器出发,提出了简化结构的维持阻塞型触发器设计。针对数字电路中大量存在的冗余现象,本文讨论了冗余抑制原理以及相应的冗余抑制技术。为消除时钟信号的兀余跳变,提出了利用时钟两个方向跳变的双边沿触发器逻辑发计并应用于时序电路设计中。为抑制时序电路中的冗余现象,研究了时序电路的门控时钟技术,并利用T型触发器进行时序电路设计。利用冗余态的多码  (本文共100页) 本文目录 | 阅读全文>>

《电路与系统学报》2012年06期
电路与系统学报

低功耗四边沿触发器设计

1引言随着人们对高性能电子产品的追求和集成电路规模的迅速扩大,低功耗设计已经成为集成电路设计中继面积和速度的第三维设计约束[1]。CMOS数字电路的功耗分动态功耗和静态功耗[2,3],其中动态功耗又分为两部分,一部分是当信号发生跳变时信号对负载电容进行充放电而产生的充放电功耗;另一部分是当信号的跳变为非理想的阶梯跳变时pMOS管和nMOS管会瞬间同时导通使得电源经此对管与地瞬间短路而产生的短路功耗。在深亚微米CMOS工艺数字电路中,信号的充放电功耗是CMOS数字电路功耗的重要组成[1]。此项功耗与时钟频率,电源电压,负载电容和信号开关活动性等四方面因素有关。从后三者来降低电路功耗易理解,并已经有不少文献进行了研究[1~8]。而从降低时钟频率方面来降低CMOS数字电路的功耗则可能会被认为是无研究意义的,原因很简单,降低电路的时钟频率势必要降低电路的数据处理频率,而这违背了在保持电路原有性能的前提下降低系统功耗的原则。时钟是唯一的一...  (本文共5页) 阅读全文>>

《中国科技信息》2008年12期
中国科技信息

基于单边沿触发器的双边沿同步计数器设计

引言在时序逻辑系统中,逻辑功能的实现是依靠时钟脉发触发器的翻转来实现的,时序系统的时钟脉冲是唯一一直在跳变的信号,是系统动态功耗的主要来源之一,若能提高时钟脉冲的利用率,则完成相同的逻辑功能就可以减少时钟脉冲数,也就降低了功耗。传统的单边沿触发器,它只利用了时钟一个方向上的跳变,另一个方向上的边沿没有被利用,浪费了大量的功耗。因此,如果触发器对时钟信号的两个边沿都能敏感,则时钟信号因冗余跳变而消耗的一半功耗便消除。也就是说,在时序电路设计中采用双边沿可触发器,在保持原有数据处理频率的条件下,时钟信号的频率可以减半。由于时钟频率的降低,电路所需的工作电压也可相应地降低,由此便可使数字系统的功耗大幅减少[1]。目前,对于双边沿触发器的设计,已有很多文章发表,不再赘述。而对于双边沿触发器的应用,文献[2]提出了电路设计的方法。本文将在传统单边沿触发器设计的同步计数器的基础上,探讨如何用单边沿触发器设计对时钟信号的两个边沿沿都能敏感的双...  (本文共2页) 阅读全文>>

《电脑知识与技术》2008年14期
电脑知识与技术

基于单边沿触发器的双边沿时序电路设计

1引言在时序逻辑系统中,逻辑功能的实现是依靠时钟脉冲触发触发器的翻转来实现的,时序系统的时钟脉冲是唯一一直在跳变的信号,是系统动态功耗的主要来源之一,若能提高时钟脉冲的利用率,则完成相同的逻辑功能就可以减少时钟脉冲数,也就降低了功耗。传统的单边沿触发器,它只利用了时钟一个方向上的跳变,另一个方向上的边没有被利用,浪费了大量的功耗。因此,如果触发器对时钟信号的两个边沿都能敏感,则时钟信号因冗余跳变而消耗的一半功耗便消除。也就是说,在时序电路设计中采用双边沿可触发器,在保持原有数据处理频率的条件下,时钟信号的频率可以减半。由于时钟频率的降低,电路所需的工作电压也可相应地降低,由此便可使数字系统的功耗大幅减少[1]。目前,对于双边沿触发器的设计,已有很多文章发表,不再赘述。而对于双边沿触发器的应用,文献[2]提出了电路设计的方法。本文将在传统单边沿触发器设计的时序电路的基础上,探讨如何用单边沿触发器设计的时序电路对时钟信号的两个边沿都...  (本文共3页) 阅读全文>>

《电路与系统学报》2007年04期
电路与系统学报

低功耗三值双边沿触发器设计

1引言微电子领域的发展趋势显示,超大规模集成(VLSI)电路的功耗每三年翻了两番[1]。因此,低功耗设计已成为VLSI电路设计的一个关键问题,尤其是随着对高性能便携式计算和通信系统消费需求的日益增长,这一问题日趋突出。在VLSI电路系统中,包括触发器及时钟网络在内的时钟系统的功耗约占总功耗的20%~45%[2]。因此,降低时钟系统的功耗对于有效降低整个数字系统的总功耗是至关重要的。降低时钟系统功耗的一种方法是降低时钟频率。然而在传统采用单边沿触发器的系统中,降低时钟频率同时也就降低了系统的数据处理率,这不是设计者所希望的。如果采用双边沿触发器,则在保持相同数据吞吐量的情况下,系统的时钟频率就可以降低为采用单边沿触发器系统的一半,由此可以显著降低系统的功耗。传统单边沿触发器只对时钟信号的一个边沿敏感,这样,另一个方向上时钟信号的跳变纯属一种冗余跳变,且导致了大量的能量消耗。这一点对于多值单边沿触发器也是一样的。在二值数字系统中,近...  (本文共5页) 阅读全文>>

《浙江大学学报(工学版)》2005年11期
浙江大学学报(工学版)

多值低功耗双边沿触发器设计

在由互补金属氧化物半导体(CMOS)构成的数字电路中,功耗与电路中节点的物理电容、电源电压的平方、时钟频率及在每个时钟周期内节点信号的平均跳变数(称为开关活动性)成正比[1].在数字系统中时序电路的功耗占系统功耗的很大部分,而时序电路中的主要器件是触发器,有关研究表明[2],因为触发器中的时钟是一直在跳变的,触发器(含时钟系统)的功耗占整个系统功耗的15%~45%.目前所用的触发器是单边沿触发器[2],它只利用了时钟一个方向上的跳变,另一个方向上的跳变没有被利用,因此浪费了大量的功耗.降低时钟频率虽然可以减少功耗,但是会降低电路的工作速度,导致完成相同功能的任务所花的时间增加了,总的能耗并没有因此而减少.为了在降低功耗的同时不降低电路的工作速度,Lunger[3]提出了双边沿触发器的设计思想,即触发器在时钟的上跳沿和下跳沿都工作,则在保持原有数据处理速度的条件下,时钟频率可以降低到原来的一半,这样就降低了功耗,同时完成相同功能的...  (本文共4页) 阅读全文>>