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基于Verilog-A行为描述模型的VCO设计

1引言随着微电子技术和应用的不断快速发展,将数模混合电路集成到单片ASIC上的片上系统(SoC)设计已经成为现代集成电路的发展方向。SoC设计的一个核心部分就是数模混合电路的设计与系统验证。SoC系统验证就是对基于IP核实现的数模混合系统进行功能验证、静态时序分析、功耗分析等,以保证正确的系统功能和良好的产品性能。随着系统规模的不断扩大,设计变得高度复杂,现有EDA工具对电路规模的限制和其验证结果的可靠性受到了严重的考验。在传统的混合信号设计方法中,由于数字模块和模拟模块的设计几乎是独立的,所以往往缺乏横向的联系。目前模拟电路设计的常用方法是复用模拟子模块,即对原来已设计好的模拟IP核进行细微的改动使之符合新设计的要求。然而,很多情况下,新设计的要求与原IP核的性能指标相差甚远或者在实现工艺上有了较大改动,这使得这种方法有了极大的局限性。作为时钟恢复电路和频率合成电路的核心部件—锁相环电路(PLL)已经被广泛地应用在现代通信以及...  (本文共4页) 阅读全文>>

《电子器件》2004年02期
电子器件

基于Verilog-A行为描述模型的PLL系统设计

.随着微电子技术和应用的不断快速发展,片上系统(SOC)设计要求将规模越来越庞大的数模混合电路集成到单片ASIC上。在对基于IP核实现的数模混合系统进行功能验证、静态时序分析、功耗分析等SOC系统验证的时候,由于系统规模的不断扩大、复杂程度的不断提高,现有EDA工具对电路规模的限制和其有效性受到了严重的考验。选择恰当的设计方法和验证工具成为一个成功的SOC设计的先决条件。作为时钟恢复电路和频率合成电路的核心部件-锁相环电路(PLL)已经被广泛地应用在现代通信以及无线通信领域。设计高性能低功耗的锁相环一直是现代模拟集成电路设计的热点之一。但是由于锁相环工作频率比较高(几十兆~几十千兆) ,仿真时数据量很大,因此,用传统基于Spice的仿真工具对晶体管级PLL系统仿真时常常需要耗费大量的时间。长时间的运算所造成的积累误差可能使仿真结果严重偏离实际值。使用MATLAB虽然可以较快得到系统级的仿真结果,但是这种方法把系统仿真与子电路的设...  (本文共5页) 阅读全文>>

《装甲兵工程学院学报》2011年02期
装甲兵工程学院学报

基于Verilog语言的边界扫描结构设计

随着半导体工艺进步所带来的芯片集成度和性能的飞跃,超大规模集成电路、多芯片组件的运用越来越广泛,元器件也朝着小型化、表面贴装和小间距的方向发展,使得测试所面对的电路节点的物理可访问性逐步被削弱,电路和系统的可测试性急剧下降。为克服上述测试困难,联合测试行动组织(JointTestAcation Group,JTAG)于1987提出了边界扫描体系结构,其目标是解决芯片、印制板和系统的测试问题,并于1990年发布了IEEE1149.1标准[1]。欧美国家在边界扫描技术方面发展速度非常快,并将该技术广泛运用到国防军事工业当中。边界扫描技术可有效提高武器装备、仪器设备的故障检测率和隔离率。但由于国外的技术封锁,在国内很难购买到带边界扫描测试结构的芯片,尤其对于涉及军工产品的芯片,更是少之又少。为进一步将边界扫描可测性设计技术更加广泛地运用到IC、ASIC和SOC的设计当中,笔者提出了一种在设计初期,采用硬件描述语言Verilog为产品加...  (本文共5页) 阅读全文>>

《渭南师范学院学报》2010年05期
渭南师范学院学报

基于Verilog的全数字锁相环的设计

0引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop,简称PLL.目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛,已经成为各种电子设备中不可缺少的基本部件.随着电子技术向数字化方向发展,需要采用数字方式实现信号的锁相处理.因此,对全数字锁相环的研究和应用得到了越来越多的关注.1全数字锁相环的结构及基本原理[1]所谓全数字锁相环,就是指应用于数字系统的PLL,也就是说PLL中的各个模块都是以数字器件来实现的.一阶全数字锁相环的基本结构体系如图1所示.主要由数字鉴相器、脉冲加减电路、变模可逆计数器以及除N计数器四部分构成.变模计数器和脉冲加减电路的时钟分别为Kclk和IDclk.本设计中两个时钟使用相同的系统时钟信号.全数字锁相环根据输入信号和时钟输出信号之间的相位误差信号送入鉴相器,并对相对误差进行平滑滤波,由K变模计数器产生控制信号,数控振荡器根据控制信号...  (本文共3页) 阅读全文>>

《科学技术与工程》2009年18期
科学技术与工程

基于Verilog的数字图像锐化研究和实现

数字图像经过转换和传输后,难免产生模糊。图像锐化的主要目的在于补偿图像轮廓、突出图像的边缘信息以使图像显得更为清晰,从而符合人类的观察习惯。图像锐化的实质是增强原图像的高频分量[1]。数字图像处理可在频域和空域进行,在空间域中,图像信号是二维空间的信号,其特点是:它是一个以平面上的点作为独立变量的函数。例如黑白与灰度图像是用二维平面情况下的浓淡变化函数来表示的,记作f(x,y),它表示一副图像在水平和垂直两个方向上的光照强度。这里我们选择256×256×256的灰度图进行处理。彩色图像的每个像素点用RGB三个分量表示,需要三个字节;而灰度图则不同,这里我们选择的灰度图像有256×256个像素点,每个像素点用一个字节,指示从0到255的光照强度值。为0时表示黑,为255时表示白。锐化是数字图像处理一种常见的方式,为了使一幅图像的边缘更为鲜明,常常采用锐化技术使图像的边缘增强。1图像锐化方法微分可以使图像边缘更加清晰,而最常用的微分...  (本文共3页) 阅读全文>>

《微电子学与计算机》2006年01期
微电子学与计算机

基于VERILOG的一种高效验证平台的研究及应用

1引言由于集成电路设计尺寸和复杂性的不断增加,功能验证变得越来越困难,在芯片设计中它几乎要花费50%到70%精力。所以设计出高效准确的验证平台是提高设计效率的关键,而验证工程师依靠各种验证工具和方法来应对这项任务。对于上百万门的设计,工程师通常使用形式验证工具;然而对于小规模的设计,用基于仿真器的功能验证可以达到好的验证效果。这种验证完成以下几项任务:⑴实例化被测设计(DUT);⑵通过测试向量给模型加激励;⑶将结果输出到终端或以波形的形式显示;⑷将实际输出与期望值做比较。本文讨论用VERILOG HDL建立这种平台的方法。VERILOG HDL是目前应用最广泛的硬件描述语言之一,它作为验证平台的描述语言有以下几个优点:⑴目前大多数芯片和IP设计采用标准的VERILOG HDL描述,采用同样语言的验证平台可以避免语言转换,提高仿真速度;⑵VERILG模块化的语言结构容易实现复用,对于不同功能的设计,只需对原验证平台进行少量修改,可...  (本文共5页) 阅读全文>>

《微电子学与计算机》2004年11期
微电子学与计算机

有限状态机的Verilog设计与研究

1引言Verilog[1]作为当今国际主流HDL语言,在数字电路和芯片的前端设计中得到了广泛的应用。综合是采用由VerilogHDL语言[2]描述的寄存器传输级电路模型构造出门级网表的过程。正确理解综合过程与Verilog语言的对应关系,才能充分发挥综合系统的长处。有限状态机是指输出向量不仅依赖于当前输入向量,也依赖于过去输入向量序列的电路。一个有限状态机电路由寄存器逻辑(时序逻辑)和组合逻辑组成。寄存器逻辑是由同一时钟控制的一组触发器,用来存储当前状态向量。组合逻辑一般分为状态译码器和输出译码器,其中状态译码器用于确定状态机的下一个状态,输出译码器用于产生状态机的输出向量。有时,也用寄存器逻辑来产生输出向量。根据输入与输出及当前状态的函数关系,有限状态机可分为以下两种基本类型:Moore有限状态机:输出仅是当前状态的函数;Mealy有限状态机:输出是当前状态和(部分或全部)输入向量的函数。其中,Mealy有限状态机又可分为同步...  (本文共4页) 阅读全文>>