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单片集成双功率放大电路HJ1185H的线路结构和版图设计

一、引言 HJll85H:9f我校微电子学研究所仿日本电气公司(NEC)卜PCll85H产品而制成的,它是目前国内集成度最高、输出功率最大的单片集成双功平放大器,可广泛地应用于双通道立体声收音机、录音机、扩音机等音响电路中。 HJll85H根据解剖分析卜队]85H所得的线路图、版图和工艺结构,再结合我国具体的工艺条件进行版图设计。集成块中含有三极管89个,二极管60个,电阻136个,MOS大电容2个,共287个元器件,系大规模双极型模拟集成电路。其内部电路由对称的两个放大器组成,当电源电压为13.2伏,负载为 4口、2 Q时,每个通道平均输出功率为 5.8瓦、9瓦;如果采用BTL连接,输出功率可达17瓦。该电路结构复杂,设计布局合理,输出功率很大,功能齐全,设有防上震荡噪声电路、过热保护、过压保护和过流保护电路,对研制和设计其它运算放大器和音响集成电路等均有重要参考价值。(1) 二、线路结构 HJll85H&路图如图 1所示。图...  (本文共7页) 阅读全文>>

《中国集成电路》2017年07期
中国集成电路

基于加速度计产品的ASIC版图设计和验证

图1加速度计ASIC的功能框架图1引言集成电路按照使用用途可以分为通用集成电路和专用集成电路(ASIC)。通用集成电路一般有固定的输入输出模式,实现一定功能,有统一的标准,不需要了解客户具体需求,就可以按照一定的配置,完成电路设计。ASIC是根据客户需求,专门为一个客户定制电路。两者相比,ASIC电路设计一般面积更小,功耗更低,可靠性也非常高。ASIC包含了一些通用的电路,比如存储器模块等;还包含模拟模块,比如振荡器(OSC),带隙基准电压源(BGR)等,然后还有数字控制模块。所以其设计整合非常复杂,对应的后端版图设计难度也非常高。版图是设计到制造的一个重要环节,版图设计就是把电路设计中的元器件转换成集成电路制造时所用的掩膜上的几何图形,这些几何图形互相嵌套,每一层用不同的颜色图案表示,代表着不同的工艺步骤。比如常见几何图形包括:n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层等。工艺越复杂,几何图形层次越多。ASIC版图...  (本文共8页) 阅读全文>>

《黑龙江科技信息》2015年35期
黑龙江科技信息

《集成电路版图设计》教学改革探索

2014年6月,国务院公布《国家集成电路产业发展推进纲要》,提出了成立产业基金等创新支持模式,首批产业基金投资有1200亿元规模之巨。随着国家各种扶持政策和集成电路产业的“十三五规划”即将出台,集成电路产业的发展必将进入一个新的台阶,这当然也就需要培养和吸引更多的人才加入这个行列。为了满足市场需求,全国各个层次的学校都开设了与集成电路产业相关的课程。集成电路版图设计人员是IC设计企业中需要的高级技能型人才,高职院校毕业生经过专门的训练完全可以胜任这项工作。集成电路版图设计人员的工作任务就是把前端设计工程师所提供的网表或电路通过EDA工具进行布局布线和物理验证并产生可以供芯片制造厂商生产的GDS数据的过程。1项目化教学的重要性传统的《集成电路版图设计》课程一般都以理论知识授课为主,花大量的课时讲授集成电路工艺流程、集成电路版图掩膜层和设计规则等知识;而动手操作EDA工具进行版图设计的能力缺乏培养,这样培养出来的学生更像是一个“半成...  (本文共1页) 阅读全文>>

《工业和信息化教育》2015年04期
工业和信息化教育

基于工作室模式的项目化版图设计课程教学的研究

0引言伴随着我国集成电路产业的飞速发展,国内很多高校都开设了微电子专业,其中“集成电路版图设计”作为微电子专业的一门基础课程被列入了各高校微电子专业的教学计划中。目前国内各高职和本科院校的集成电路版图设计教学方式主要还是以传统的大班教育模式为主,如一个班30~40名学生;每名学生配备一台个人计算机,计算机上安装了Cadence之类的版图设计软件;教师通过在教师机上进行版图设计的演示,学生在个人计算机上依样画葫芦;所讲授的主要是一些单元(如反相器、与非门等)的版图设计方法;在进行这些单元的版图设计时采用了每个器件的各个版图层次逐层输入的传统方式;设计完这些版图单元后通常采用Diva或Dracula这些比较陈旧的工具进行版图验证。以上这种教学方式存在诸多弊端:由于所采用的设计系统的限制,每名学生都是在一个独立的环境下进行版图设计的,无法实现相互之间数据的交互、共享和形成真正项目化的数据结构;没有组成项目组进行设计,主要还是以个人学习...  (本文共6页) 阅读全文>>

《福建电脑》2009年04期
福建电脑

集成电路版图设计的技巧

0、引言集成电路设计是指根据电路功能和性能的要求,在正确选择系统配置、电路形式、器件结构、工艺方案和设计规则的情况下,尽量减小芯片面积,降低设计成本,缩短设计周期,以保证全局优化,设计出满足要求的集成电路。集成电路版图设计是集成电路设计的后端工作,所以通常将IC LAYOUT工程师称之为后端工程师。1、集成电路版图设计集成电路设计的流程:系统设计、逻辑设计、电路设计(包括:布局布线验证)、版图设计版图后仿真(加上寄生负载后检查设计是否能够正常工作)。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程,它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识,还需要设计者熟练运用绘图软件对电路进行合理的布局规划,设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。2、软件介绍目前大部分IC公司采用的...  (本文共2页) 阅读全文>>

浙江大学
浙江大学

SOC中的连线模型与面向布局布线的设计方法及时延/功耗优化方法研究

在以超深亚微米工艺和IP核复用技术为支撑的系统芯片(SOC)设计中连线设计变得越来越重要。本文主要针对SOC中的连线模型以及从连线设计角度对版图设计中的时延、功耗以及设计方法进行研究。深亚微米工艺下连线时延是引起时序收敛问题的主要原因,在芯片的设计初期就要考虑连线设计对芯片性能的影响。为了能尽早地对连线时延进行分析和优化,提出了一种从库中提取数据构建针对具体工艺、具体库的连线时延模型的方法。以/UMC/0.18μm工艺下的VST(Virtual Silicon Technology)库为例,在创建计算简单方便又非常精确的连线时延模型基础上,采用加倒相器的时延优化技术可以获得比采用版图设计工具更佳的优化结果。由于SOC芯片具有的规模大的特点,因此要求采用层次式版图设计方法。在研究层次式版图设计技术基础上,提出了一个以连线设计为核心能实现时序收敛的SOC设计流程。此外,针对时序余量较小的芯片,基于展平式和层次式版图设计技术提出了一种...  (本文共118页) 本文目录 | 阅读全文>>