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薄硅层SOI MOSFET击穿电压的二维数值分析

由于501器件的衬底是浮空的,因此载流子连续性方程中的产生、复合项不能忽略;而且当漏压较高时,漏区附近的电场强度增强,、使得碰撞电离也成了一个不可忽视的因素.在图1所示的501器件中,n+源、漏与绝缘的背510:层1引言 501(绝缘层上的硅)技术具有许多独特的优点,特别是在CMoS器件领域,它不仅具有较高的集成度、较低的寄生电容,而且还彻底消除了体硅CMoS器件中的寄生门锁效应,从而具有较强的抗辐照能力,因此,使得50工器件在军事、航天及核能和平利用等方面得到了极为广泛的应用“’.近几年来飞速发展起来的薄硅层50工器件与厚硅层501器件相比则具有更多的优点.例如,它降低了器件的短沟道效应、改善了器件的亚阑值特性,抑制了Kink扭曲效应,提高了载流子迁移率,缓和了热载流子效应等〔2].但是,我们从大量的实验中发现,薄硅层比厚硅层501器件击穿电压低。为了弄清薄硅层501器件击穿特性的机理,我们在LADES-W模拟软件〔“〕的基础...  (本文共3页) 阅读全文>>

《微电子学》2007年06期
微电子学

纳米尺度全耗尽SOI MOSFET阈值电压的修正模型

1引言SOI MOSFET是一种采用SOI(Silicon on In-sulator)衬底材料制备的器件。与体硅CMOS技术相比,由于埋氧化层的存在,SOI器件寄生电容小,而且易于实现全介质隔离,工艺简单,集成度高。此外,体硅电路中器件与衬底之间相互作用会引起闩锁效应,而SOI器件中由于埋氧化层的存在,切断了闩锁的通路,避免了闩锁效应。薄层全耗尽SOI技术除了具有SOI技术的通有特点外,由于实现体反型,载流子迁移率增大,电流驱动能力增强,而且短沟道效应小,浮体效应小,在高速、低压、低功耗电路中应用前景广阔,尤其适用于纳米CMOS电路。但是,随着器件尺寸的逐渐缩小,电源电压并没有按相同的比例减小,使得器件内部的电场增强。当MOS器件沟道长度缩小到0.1μm以下时,栅氧化层中的电场强度已接近5 MV/cm,而硅中的电场强度也会超过1 MV/cm[1]。当沟道长度缩小到纳米尺度,电场会进一步增大,强场下的量子化效应将对器件的性能带来...  (本文共4页) 阅读全文>>

《固体电子学研究与进展》2015年01期
固体电子学研究与进展

短沟道源极肖特基势垒SOI MOSFET研究

引言自从MOSFET(Metal oxide semiconductorfield effect transistor)器件问世以来,半导体集成电路的发展一直遵循着Moore定律,即MOSFET的特征尺寸每二至三年就缩小到原来的二分之一,半导体集成电路的集成密度翻一番[1]。1974年,R.H.Dennard等人首先提出了MOS器件按比例缩小理论[2],为MOS器件尺寸的按比例缩小提供了科学依据。MOS器件特征尺寸进入深亚微米量级以后,各种在较长沟道下不明显的短沟道效应开始出现,与长沟道器件相比,器件模型和器件结构都有所变化,按比例缩小原则不再适用[3]。短沟道效应是限制MOSFET进一步缩小的主要因素之一,它会导致阈值电压下降、漏致势垒下降(Drain in-duced barrier lowering,DIBL)效应[4-6]以及其它一些寄生参数,从而影响MOS器件的性能。为了克服短沟道效应对器件性能的影响,国内外学者开始致...  (本文共5页) 阅读全文>>

哈尔滨工程大学
哈尔滨工程大学

阶梯图形化SOI MOSFET器件及其可靠性模拟研究

随着集成电路发展到深亚微米技术时代,传统体硅CMOS器件在材料技术、器件理论、器件结构以及制作工艺等方面存在诸多问题,使得基于传统体硅技术的集成电路在发展过程中受到抑制。为了解决这一难题,绝缘衬底上硅(SOI: Silicon On Insulator)技术作为一种适用于纳米量级半导体器件的新技术而被提出。虽然SOI技术具有许多优良的性能,但是其自身所存在的固有寄生效应也影响了它在集成电路领域的发展,其中Kink效应对部分耗尽型SOI器件具有很大的影响。因此,针对传统SOI MOSFET器件中的Kink效应,本文提出一种阶梯图形化SOI MOSFET器件。与传统SOI MOSFET器件相比,阶梯图形化SOI MOSFET器件的隐埋二氧化硅层只部分覆盖器件的“阶梯”型底层衬底,沟道下方的中性体区通过体接触开口直接与底层衬底相连,在器件工作的过程中,该结构能够及时将碰撞电离产生的空穴导出,与此同时,该体接触开口也成为器件内部的散热通...  (本文共68页) 本文目录 | 阅读全文>>

《物理学报》2008年06期
物理学报

高k介质异质栅全耗尽SOI MOSFET二维解析模型

1·引言当金属-氧化物-半导体场效应晶体管(MOS)的特征尺寸进入纳米领域时,短沟道效应(shortchannel effect,简称SCE)、漏致势垒降低效应(draininduced barrier lowering,简称为DIBL)等成为超大规模集成电路(ultra-large-scale-integrate circuit,简称ULSI)的严重限制性因素[1,2].与体硅互补金属氧化物半导体(complementary metal-oxide-silicon,简称CMOS)技术相比,薄膜全耗尽绝缘衬底上的硅和金属-氧化物-硅场效应晶体管(silicon-on-insulator,metal-oxide-silicon fiold effect transistor,简称SOIMOSFET)表现出较好的电特性[3—6],如结电容减小、载流子迁移率增大、电流驱动能力提高、跨导增强和SCE较小.然而,为了提高器件的性能,薄膜厚...  (本文共6页) 阅读全文>>

安徽大学
安徽大学

全耗尽SOI MOSFET亚阈值区二维半解析模型的研究

随着半导体技术的不断发展,MOSFET的特征尺寸已缩小到纳米级,极大的提高了器件及电路的性能,但日益严重的小尺寸效应又限制了器件进一步发展。因此,为了降低这些小尺寸效应的影响,研究者们提出了一些新的器件结构、材料以及工艺技术,如SOI MOSFET,高k材料,超浅结技术等。此外,在集成电路设计过程中,高速、精确的器件模型对于缩短研制周期,提高集成电路性能都具有着重要意义。因此,对小尺寸器件需要重新进行建模以适应半导体工艺的发展。针对上述问题,论文开展了如下几个方面的工作:(1)首先,论文阐述了半导体器件的发展概况和SOI技术,着重分析了两种经典SOI MOSFET模型的优缺点;其次,提出了利用半解析法来建立电势的二维解析模型;最后,通过对半解析法相关理论的分析,考察了半解析法建立二维电势模型的可行性。(2)随着器件特征尺寸的不断减小,埋氧化层二维电场效应对正面表面势的影响越来越大,为了建立精确的电势模型中,需要同时求解栅介质层、...  (本文共115页) 本文目录 | 阅读全文>>