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SOI技术与三维集成电路

一、引言 集成电路的发明主要是由于人类掌握了先进的平面型器件结构的设计和加工技术,即在硅表面层几微米厚的区域中可以在相容的工艺条件下制作完成晶体管、电阻和电容的结构。这种以平面型技术为基础的集成电路,其元、器件布局是二维排列,称二维集成电路。一廿多年来集成电路的发展主要是通过平面技术的改进,提高电路的性能和使功能复杂化。最早的集成电路只包含十个左右晶体管,器件结构的图形加工线条宽度为几百微米;目前加工的最细尺寸已达到(1微米,一个芯片中已包含几百万只晶体管,即加工尺寸缩小了三个数量级而集成度提高了六个数量级左右。这种情况下器件结构的排列仍然是二维的。 当今的分析表明,从已掌握的加工技术发展动向看,在现有的基础_七器件尺寸再缩小两个数量级是可能的,这就是说二维结构芯片的集成度可以达到10。以上。因此它成为今天人们探素的主导方向。从另一方面看,加工尺寸进人亚微米后,每缩小0 .1微米在器件物理和工艺方面都会遇到很多难度很大的科学技术...  (本文共10页) 阅读全文>>

《微电子学》1988年05期
微电子学

三维集成电路的发展趋势

人们认为,未来集成电路的最终结构是由绝缘材料夹在叠加的集成电路有源层之间构成的。 各种器件或电路功能,例如光敏器件、逻辑电路、存贮器和中央处理器(CPIJ),将配置在各个有源层内,因此封装密度将得到显著提高,功能特性将获得显著改善。 1979年就已报道过在绝缘体上淀积的多晶硅可以用激光照射n1熔化和再结晶,并且淀积层的晶体完美性能够充分满足制造器件的要求。 再结晶层的特性可以用载流子迁移率来表示。图l表示,到现在为止,所报导的电子迁移率在逐年增加,并达到了与本体晶体妻≮d褂擦蚌}件,甚]恒I峭┏━━━┳━━━━┳━┳━┳━━━━┳━━━┓┃ ┃ ┃ ┃ ┃ ┃ ┃┣━━━╋━━━━╋━╋━┻━━━━┻━━━┫┃ ┃ ┃ ┃? 叁 ? ┃┣━━━╋━━━━┻━╋━┳━━━━┳━━━┫┃ ┃ T ┃ ┃i ● ┃’ ┃┃ ┃ 7 . ┃ ┃ ┃ ┃┣━━━╋━━━━┳━╋━╋━━━━╋━━━┫┃ l ┃, ┃ ┃ ┃ ┃ ┃┃ ┃I...  (本文共13页) 阅读全文>>

《现代兵器》1988年07期
现代兵器

日本的微电子技术

徽电子技术革命的历史不算太长。从1948年美国w·肖克利等人宜布发明了固体放大元件晶体管起,到现在也不过仅仅40年。然而晶体管发展成为集成电路、大规模集成电路和超大规棋集成电路,在经济上已引起了革命性的变革。一、日本微电子技术 的发展现状 目前日本经济正处在徽电子技术革命之中。日本引进电子技术是从1962年开始的,它的发展速度特别引人注目。尤其是在最近的10年时间里,这种技术的重要性在日本极大地突出出来了。微电子产业的核心是集成电路,它的产值在1975年还仅为1200亿日元,但到了1985年就已达到了3.3万亿日元,10年间的时间就大约增长了20倍。 1.举国动员的超大规模集成电路开发体制 半导体是80年代的原油。一个国家的电子计算机、电信、机器人工业,以及其他未来尖端技术产业的水平将由半导体来决定。也就是说半导体技术是微电子技术发展的关键.因此,日本政府面对国外(主要指美国)半导体产业的技术及其突飞畜.进的发展,在投以羡慕的目...  (本文共3页) 阅读全文>>

《系统仿真学报》2012年02期
系统仿真学报

三维集成电路工作热载荷工况的有限元仿真

引言?半导体技术的飞速发展使集成电路的特征尺寸急剧缩小,芯片集成度快速提高,内部器件间的互连线越来越复杂,需要对集成电路的互连结构做进一步改进。因此,三维集成电路应运而生,为突破这个瓶颈提供了一种新的技术[1]。三维集成电路依赖过孔技术(TSV)和层间粘贴技术,能够明显减小互连线长度,减小芯片面积和降低功耗。随之而产生一个关键的问题是在体积减小的同时,芯片中热流密度也迅速升高,在集成电路内部形成过热点或过热区,使元器件性能恶化,严重时可使器件失效。同时,因为器件中材料热膨胀系数不匹配,会引起热应力,产生翘曲、裂纹,甚至产生失效和破坏。因此,需要研究三维集成电路的热场分布和热应力情况,据此对设计关键器件的参数和位置、材料选择、应力分布等提供直观而准确的数据,指导三维集成电路的热设计[2-7]。国外在三维集成电路的热模拟方面已进行了一些研究工作。文献[8]对比了局部三维结构不同热功率下的热温升,互联层数目对热阻的影响。[9]验证了整...  (本文共4页) 阅读全文>>

《机械与电子》1950年60期
机械与电子

21世纪新型三维集成电路

21世纪新型三维集成电路日本《日经产业新闻》报道,电气公司最近研制成功一种有6层结构的三维集成电路。它采...  (本文共1页) 阅读全文>>

《中国集成电路》2005年02期
中国集成电路

三维集成电路的性能计算

1前言1947年发明晶体管以来,以能带理论为基础的固体物理学和无线电电子学两者相结合,发展形成的微电子学,现在正向3D方向寻求突破被长期“看扁”(2D)的负面效应:互连时延。在以互连线为主要延迟因子的ULSI(0.25μm以下)技术发展中,采用多器件层的三维集成是缩小互连时延的主要解决方案[1,2]。基于2003ITRS[3](表1),本文估算分析单栅SOI-CMOS三维集成电路的热阻θ,简介分析功耗延迟积PDP的计算结果,估算分析阈值电压的工艺容差6б。2热阻θ计算与分析随着集成电路内晶体管数量的不断增加,集成电路的散热问题日益明显。新世纪之初,清华大学李志坚院士指出:IC设计应沿着三根轴发展:芯片性能(包括复杂算法)、研发时间和散热。Intel的CTOPatrickGelsinger声称:如果芯片中的晶体管数量以现在的速率一直增长,一个高端的处理器每平方厘米散发的热量,到2005年,将和一个核反应堆外壳持平,到2010年,可...  (本文共4页) 阅读全文>>