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双核处理器多级Cache的研究

本论文的研究内容是基于“十五”预研课题,目的是研究RISC微处理器的体系结构和方法,设计兼容于PowerPC指令集的32位嵌入式微处理器。在课题研究中,本文作者主要负责高性能嵌入式微处理器“龙腾R2”的存储管理部件(Memory Management Unit,MMU)、一级Cache和二级Cache的设计和验证。在此基础上,对双核系统中Cache的层次结构和一致性问题进行了深入的研究,并提出双核处理器“龙腾D2”二级Cache的设计方案。作者的主要工作如下:1.对高性能微处理器中的存储管理和Cache组织控制方法进行了系统研究,在研究的基础上,设计并实现了适应PowerPC指令集系统结构的存储管理单元、一级Cache以及二级Cache,并应用于“龙腾R2”微处理器中,经仿真分析,其功能和PowerPC750完全兼容。2.在完成“龙腾R2”的研究基础上,对单片多处理器体系结构进行研究,分析了双核处理器Cache层次以及互联结构,  (本文共73页) 本文目录 | 阅读全文>>

重庆大学
重庆大学

CMP体系结构的L2 Cache替换算法研究

近40年来,处理器与存储器访问速度之间存在着巨大的差距导致内存墙问题变得越来越严重,成为影响系统性能最主要的瓶颈之一。现代计算机体系结构中广泛采用Cache来缓解两者之间的速度差距。在典型的CMP(Chip Multi-Processor)体系结构中,多个处理器核共享二级Cache,提高了二级Cache利用率并且能避免复制存储器硬件资源。但处理器核的分支错误预测导致错误路径上的加载缺失向共享的二级Cache中写入无用数据,造成二级Cache的污染,降低了其它核对二级Cache空间的占用率,增加了二级Cache缺失率,引起存储资源线程分配的不均衡,甚至导致线程饥饿。因此Cache的替换算法是保证效率的关键。如何在尽可能小的开销下,提高Cache的命中率,使处理器获得尽可能高的性能,成为当前Cache研究的一个重要课题。本论文详细研究了常见的CMP中Cache资源分配及其共享Cache的替换策略。通过对伪LRU算法进行详细分析,改进...  (本文共63页) 本文目录 | 阅读全文>>

重庆大学
重庆大学

共享高速缓存多核处理器的关键技术研究

以VLSI为代表的现代半导体工艺技术单方面的进步已经很难满足微处理器性能发展的需求,促使微处理器体系结构出现了重大的革新,即以“横向扩展”为特征的多核处理器成为了主流发展方向。多核技术的出现使得微处理器的性能得到了显著的提高,同时对存储系统的设计与技术进步提出了更高的要求。高速缓存Cache一直是处理器内的核心部件,也是决定处理器系统性能的关键因素之一。处理器与主存间的速度差距在多核结构下更为突出,改善存储层的结构设计以及探索高效的管理调度技术以提高Cache资源效率便成了多核处理器研究领域中的一个热点。同时,为研究多核处理器技术而发展出的多核处理器系统模拟平台也正在不停地创新和发展中。所以本文围绕多核处理器体系结构、多核处理器模拟系统M5和Cache存储层的相关优化技术开展了深入的研究。首先分析各种典型多核处理器的体系结构。在基于Cache存储层结构的多核处理器分类研究中发现:采用共享缓存的多核处理器芯片CMP (Chip M...  (本文共160页) 本文目录 | 阅读全文>>

国防科学技术大学
国防科学技术大学

CMT处理器高速缓存的优化技术

用户的需求是无止境的,提高微处理器性能是广大研究者们不懈追求的目标。目前半导体工艺的飞速发展,使得单个芯片上可以集成数十亿个晶体管,如何有效地利用这些不断增长的片上资源,开发出高效的微处理器,是当前计算机体系结构进一步发展面临的重要挑战之一。通过开发深度指令级并行性(ILP)来提高微处理器性能的传统方法越来越受到以下两个方面的限制,一是设计复杂,研制周期长;二是由于单个线程的指令级并行度有限,导致芯片的运行效率低。多线程处理器(CMT)通过挖掘程序的线程级并行性(TLP),提高了系统的性能,是克服指令级并行性难以进一步开发的有效方法。另外,在单个芯片上实现多核多线程结构,可以利用原有的单核单线程的设计基础,使得芯片的开发周期短并易于验证。CMT已经成为当今处理器设计的主流结构,因此研究CMT结构中的关键技术问题具有迫切的需求和较高的应用价值。本文的工作主要针对CMT处理器的高速缓存进行优化。为了减小多线程运行时指令Cache的冲...  (本文共158页) 本文目录 | 阅读全文>>

哈尔滨工程大学
哈尔滨工程大学

多核处理器的设计技术研究

提高微处理器的整体性能是广大计算机研究者们不断追求的目标。目前半导体工艺水平的飞速发展,为芯片的有效设计提供了极为广阔的空间。如何有效利用这些不断增长的片上资源,开发出更快、更高效、应用面更广的微处理器,是当前计算机体系结构进一步发展面临的极为重要的课题之一。本文以提高处理器的效率为目标,针对其中的关键技术进行了深入的研究,主要取得了以下几个方面的研究成果:为解决处理器时钟频率难以提高、超标量流水线所面临的流水线停顿问题,文中提出一种LBC异构多核处理器的结构设计方案。该结构中设计了Loop检测器、特殊指令队列Backup Ins Queue、C-Core控制器,以及用于E-Core间的快速数据共享通道C-Bus总线,这种LBC异构多核处理器不仅对程序中大量存在的loop程序进行了优化处理,而且避免了流水线因分支预测失误而flush,提高了整个处理器执行效率;针对MSI协议和MESI协议进行了深入分析研究,指出其在存取时间、访问...  (本文共149页) 本文目录 | 阅读全文>>

《中国集成电路》2011年11期
中国集成电路

基于NUCA结构的同构单芯片多处理器

非一致Cache体系结构(NUCA)几乎已经成为未来片上大容量Cache的发展方向。本文指出同构单芯片多处理器的设计主要有多级Cache设计的数据一致性问题,核间通信问...  (本文共8页) 阅读全文>>