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突发时钟恢复技术助力10G EPON腾飞

将目前大规模部署的EPON速度升级到10G EPON可以尽快地推动FTTx进程,同时为用户提供视频和多媒体业务所需要  (本文共1页) 阅读全文>>

国防科技大学
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高速相位插值型时钟数据恢复电路的SET加固设计

随着航空航天事业的飞速发展,电子设备承担任务量将越来越重,航空航天系统对庞大数据传输性能的要求也会越来越高。而高速串行数据传输(Serializer-Deserializer,SerDes)电路作为一种现阶段常用的高速串行数据传输协议的物理层中的电气子层和一部分逻辑子层,广泛应用于空航天设备中,因此研究SerDes电路对辐射的敏感性十分必要。而时钟数据恢复电路(Clock and Data Recovery Circuit,CDR)作为SerDes电路核心功能模块,对其抗辐射研究也将是SerDes电路抗辐射研究重要内容之一。研究表明,随着尺寸的不断减小,半导体器件对单粒子效应敏感性增加。而CDR作为一种典型的半导体集成电路,现阶段对于该电路的单粒子瞬态研究尚不广泛。为了解CDR在单粒子瞬态的作用下的工作特性,本文将针对一种高速相位插值型CDR开展研究,并且对其出现的工作异常进行针对性加固,以降低单粒子瞬态对CDR的影响。具体研究...  (本文共91页) 本文目录 | 阅读全文>>

西安电子科技大学
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一种用于高速通信的时钟数据恢复电路的研究与设计

随着现代通信技术的不断发展,作为通信芯片中数据接收端的关键模块,时钟数据恢复电路的设计亦随之日趋重要。现今,在一些高速点对点通信网络中,数据率已经达到近100Gbps,要保证在如此高的传输速率下仍能够准确通信,高性能时钟数据恢复电路的设计俨然已成为其继续前行的瓶颈之一。本课题设计了一种用于高速通信的时钟数据恢复电路,流片工艺选取华虹宏力0.35μm BCD工艺,该电路具有快速锁定,低抖动且无错锁的性能特点。本课题设计的电路是基于电荷泵锁相环结构得以实现的,该电路采用了一个双环路结构,分别是用于快速锁定的PLL环路和对数据进行时钟恢复的CDR环路。PLL环路的输入参考时钟为16MHz~33MHz,CDR环路接收的数据传输速率为160Mbps~330Mbps。其工作原理是,PLL环路在芯片上电后先工作,并快速将压控振荡器的输出频率锁定至参考时钟频率的十倍,而后,通过一个锁定检测模块检测到电路的这一状态,并输出一个控制信号,控制电路切...  (本文共102页) 本文目录 | 阅读全文>>

西安电子科技大学
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基于System Verilog的ASIC时钟验证

目前集成电路技术的高速发展使得芯片的规模和复杂度与日俱增,验证工作量随之快速增加。在整个片上系统的开发流程中,验证工作所花费的时间占据整个项目的70%左右,即使投入如此巨大的精力,验证工作的不全面依然是导致流片失败的主要原因,功能验证已经成为芯片设计开发周期的瓶颈。而时钟贯穿整个电路,是芯片系统功能实现的根本前提,所以时钟模块全面有效的验证显得尤为重要。阐述了模拟验证和形式化验证方法的概念,分析了其原理并深入研究了各自的优缺点,提出了将模拟验证和断言验证相结合的方法对时钟模块进行验证;针对ASIC时钟模块的不同功能点,采用定向测试,受约束的随机化测试以及基于覆盖率驱动相结合的验证手段对其进行检查;通过对时钟模块特性的研究在典型验证平台的基础上做出相应的改进,简化了验证平台,有效的降低了时钟模块IP级验证的困难程度。分析了时钟模块的工作模式,使用场景遍历的方法对系统正常工作模式下时钟模块的功能点进行检查,其中锁相环性能的检查:包括...  (本文共84页) 本文目录 | 阅读全文>>

北京邮电大学
北京邮电大学

实时数字相干光通信系统中时钟恢复算法的FPGA实现

随着社会的发展与进步,人们对实时数字相干光通信系统中数据传输速率的要求越来越高。在以往的低速率实时数字相干光通信系统中,由于数据传输速率低,所以接收端数字信号处理(DSP)算法的并行度低,并且在现场可编程门阵列(FPGA)中实现简单,但是随着数据速率的提升,就需要在有限资源的FPGA中实现并行化更高的DSP算法。在本文中主要着眼于DSP算法中的时钟恢复算法的并行化,通过对传统并行化时钟恢复算法的改进来得到一种复杂度低、占用资源量少的改进并行化时钟恢复算法。本文的具体研究内容分为以下两部分:首先,完成了基于Matlab的并行化时钟恢复算法伪代码,并对传统并行时钟恢复算法进行改进,通过使用共享数控振荡器(SNCO)来代替独立数控振荡器(INCO),在性能不变的情况下,节省算法资源量16%以上,并在2.5Gbaud的QPSK和16QAM实验平台上对上述算法进行了离线实验验证。主要是对浮点型QPSK/16QAM传统并行时钟恢复算法、定点...  (本文共87页) 本文目录 | 阅读全文>>

电子科技大学
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高速串行接口时钟数据恢复电路设计

信息化社会的到来给数据传输接口提出了新的挑战,高速的信息交流必然要求传输接口在短时间内进行大量的数据交换。传统的并行接口随着数据率的不断提高,暴露出了一些显著的缺点,传输同步时钟不仅需要占用额外的信道资源而且各路高速数据之间还会产生严重的串扰。在这种情况下,串行接口脱颖而出,一举解决了时钟歪斜以及信号串扰等多项问题。但是,当数据率高到无法忽视接口本身的寄生参数带来的影响时,串行接口传输速度也达到了瓶颈。在接口内部加入时钟数据恢复电路对输入数据进行预处理的高速串行接口逐渐取代普通串行接口成为新时代的主流,例如目前使用最多的USB和PCI-E接口。本文采用GF0.18μm ULL CMOS工艺设计了一款适用于高速串行接口的时钟数据恢复电路。基于锁相环(Phase Lock Loop,PLL)的双环路时钟数据恢复电路不仅无需额外的参考时钟,降低了高速串行接口的使用成本,而且双环路结构还有效的解决了相位噪声和锁定速度相矛盾的问题。工作在...  (本文共88页) 本文目录 | 阅读全文>>