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基于BJT与SCR的片上ESD防护研究

随着集成电路的迅猛发展,半导体制程工艺进入深亚微米领域乃至纳米领域,静电放电(ESD,Electro-Static Discharge)现象已经成为造成芯片和电子产品失效的主要原因。同时伴随着ESD设计窗口的缩小,降低触发电压和提高维持电压成为了ESD防护设计的两大设计要点。本文使用理论分析和TACD(Technology Computer Aided Design)仿真相结合的方法,以降低触发电压和提高维持电压为设计目标,对结构复杂度较高的可控硅(Silicon Controlled Rectifier,SCR)和锗硅异质结双极型晶体管(SiGe Hetero-junction Bipolar Transistor,HBT)进行研究。研究工作主要有:基础单体ESD防护器件的工作原理分析及传输线脉冲(Transmission Line Pulse,TLP)测试结果分析,NHTSCR(Novel HBT-Triggered SCR  (本文共71页) 本文目录 | 阅读全文>>

江南大学
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集成电路高压ESD防护器件的研究

静电放电(ESD)已成为影响现代集成电路(IC)可靠性的最主要因素之一。随着电子产品日益便携化、小型化和系统集成化,片上ESD防护更能适应电子产品向轻、薄、节能和智能化等方向发展的趋势。然而,片上高压ESD防护因具有高维持电压(Vh)或高维持电流(Ih)、强ESD鲁棒性等苛刻需求,使得传统的片上低压ESD防护设计方案很难直接移植到片上高压ESD防护应用中。因此,本论文从片上ESD基本防护单元的特性研究入手,探索了片上高压ESD防护方案的设计原理与技巧。以器件—电路—版图为研究主线,采用理论分析—仿真评估—流片测试—改进设计—多次流片的技术路线,针对多种高压工艺和不同工作电压的高压IC,设计并改进了相关的高压ESD防护器件,结合流片测试结果和TCAD软件仿真,研究并验证了片上高压ESD防护的设计方法与技巧,获得了一些具有工程应用价值的ESD防护设计方案。本论文的主要研究内容概括如下。1、针对ESD防护基本单元的研究方面,推导了三极...  (本文共118页) 本文目录 | 阅读全文>>

江南大学
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面向RFIC的片上及片外ESD防护设计研究

随着集成电路(IC)工艺和射频(RF)技术的快速发展,RFIC芯片面积持续减小,运行速度不断加快,与此同时,芯片的静电放电(ESD)防护需求也越来越高,给ESD防护设计带来了新的挑战。虽然ESD对RFIC的影响已经引起业界的广泛关注,并提出了一些适用于RFIC的ESD设计方案,但是,由于IC工艺和应用领域的多样性,一些已有方案难以满足日新月异的RFIC芯片对ESD防护方案的低触发电压、高开启速度以及低电容的应用需求。因此,本文以基本的ESD防护器件单元为基础,针对RFIC的片上及片外不同的应用需求,分别设计了合适的片上及片外ESD防护方案,并利用传输线脉冲测试(TLP)系统和网络矢量分析仪对设计的实验器件进行了测试,分析了它们的ESD防护性能参数,并结合TCAD(Technology Computer Aided Design)仿真,深入研究了防护器件的内部工作机理。首先,阐述了RFIC的工作特性、ESD防护需求及ESD防护设计...  (本文共62页) 本文目录 | 阅读全文>>

电子科技大学
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集成电路ESD静电防护设计及闩锁免疫研究

随着集成电路工艺的进步,CMOS集成电路规模不断缩小以在同一区域封装更多的晶体管来提高运行速度和性能,栅极氧化物尺寸也被缩小以增加晶体管的电流密度,这使得集成电路芯片愈发脆弱,ESD静电放电造成的电子产品失效日渐显著,严重恶化芯片的可靠性。因此,集成电路的ESD防护问题也越发受到国内外产业界和学术界的重视,越来越多的产业界和学术界的研究人员投入到集成电路的ESD防护设计领域进行了深入研究,ESD静电防护也已经成为了半导体行业新的研究热点。本文的主要研究方向是ESD防护设计中的抗闩锁研究。文中介绍了ESD防护的相关基本理论和设计难点,基于多种不同的工艺制程及工作电压完成了ESD保护器件的抗闩锁设计,满足了相关应用领域的防护设计要求。本文的主要工作和创新点总结如下:(1)针对先进工艺中常用到的LVTSCR维持电压较低的问题,提出了一种具有低触发电压和高维持电压的MLVTSCR器件。通过将LVTSCR的跨接N+区域分割,并在其中嵌入P...  (本文共132页) 本文目录 | 阅读全文>>

电子科技大学
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基于高压Bipolar工艺的新型ESD器件研究

高压(high-voltage,HV)IC集成电路在半导体行业中占据着重要的地位,被广泛应用于工业马达、汽车电子和显示器驱动等领域。在高压IC产品中,静电放电(Electro-Static Discharge,简称ESD)现象已成为影响产品可靠性的重要因素。ESD现象是静电在不同静电势物体中转移的过程,常伴有强电场、高电压、瞬时大电流的特点,同时由于ESD的放电时间很短,在几十纳秒到几百纳秒之间,很容易发生芯片的栅氧化层击穿及金属线熔断等现象,影响芯片的正常功能。本文首先对ESD防护的研究背景、发展态势、物理模型和测试模型做了简要的概述,并结合55nm的流片结果详细地阐述了四种传统的ESD防护器件的工作机制和物理机制。然后,本文主要对40V高压Bipolar工艺IC电路的ESD防护设计做了详细的分析介绍,包括单体ESD防护器件设计和端口网络ESD防护设计两部分。在单体ESD防护器件设计中,本文主要利用了SCR的回滞特性。设计了一...  (本文共85页) 本文目录 | 阅读全文>>

浙江大学
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先进工艺下集成电路的静电放电防护设计及其可靠性研究

静电放电(ESD, Electrostatic Discharge)作为生活中常见的自然现象,严重威胁着集成电路产品的可靠性。为了保证芯片的成品率,片上ESD防护电路已经成为电路设计中必不可少的重要模块。随着集成电路技术的不断发展,芯片朝着面积更小,速度更快,集成度更高的方向发展,而集成电路上简单二极管、MOS管、可控硅(SCR, silicon controlled rectifier)等传统ESD器件已经无法完成先进工艺下芯片的ESD防护任务,亟需开展先进工艺下片上ESD防护设计新方法的研究。本博士论文针对当前先进纳米集成电路、射频集成电路和高压功率集成电路遇到的ESD防护设计中的难点、热点问题,进行了较为全面深入的研究,主要工作和创新点包括:1、本论文提出了几种新型ESD防护结构,攻克了传统ESD防护器件无法满足先进纳米集成电路工艺需要低触发电压的难关。基于目前国内较为先进的65nm/55nm CMOS集成电路工艺,首先研...  (本文共152页) 本文目录 | 阅读全文>>