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系统芯片SOC的逻辑BIST研究

随着芯片规模和工作频率迅速增长,尤其是系统芯片SOC的出现,由于嵌入了各种芯核(core),使得测试数据上升,而被测试芯核又难以进入,结果导致测试费用大量增加,并且传统的离线测试越来越不适应IC的发展。因此,近年来BIST以其无可比拟的优越性而成为解决SOC测试问题的研究热点。在SOC芯片测试中,人们将越来越多的时间和精力投入到测试数据压缩、缩短测试时间和降低功耗三个方面。而且这三个方面往往相互影响,有时甚至是相互依赖或相互矛盾,使得测试时需要在这三者之间进行均衡。为了利用有限的测试资源满足SOC测试,优化测试资源已成为必要。本文通过对现有SOC逻辑BIST方案及SOC测试特点的充分研究,就单核测试、多核测试及低功耗测试提出了一系列新的、有效的测试方案。本文的主要工作如下:针对单核测试问题,本文提出一种控制折叠计数状态转移的BIST方案。该方案是在基于折叠计数器的基础上,采用LFSR编码折叠计数器种子,并通过选定的存储折叠距离来  (本文共60页) 本文目录 | 阅读全文>>

西安电子科技大学
西安电子科技大学

面向系统芯片测试的设计优化技术研究

本文针对面向SOC测试中的BIST设计功耗与时间优化、测试访问结构和核测试包封结构优化以及高层次可测性设计优化等问题,进行了深入研究,在现有面向测试设计的基础上,提出了一系列解决这些问题的有效方法。这些问题都是近年来基于IP核结构SOC测试中的研究热点,也是本文的研究重点。由于SOC采用了基于IP核的设计方法,出于保密和复用设计的考虑,一般无法或不容易详细了解IP核内部的具体电路实现。而BIST结构内建了测试码生成器与测试响应分析器,可以在模块内部完成测试,并且基于随机测试码产生器的BIST结构简单,容易实现,因此采用BIST测试结构是比较好的选择。但BIST测试结构有这样一些缺点:采用随机测试时,测试长度过长;对某些随机测试难测的故障,不容易达到满意的故障覆盖率;由于随机测试矢量之间的相关性不强,使电路测试时的状态转换频繁,产生过高的测试功耗等。针对随机BIST测试的缺点,本文提出采用多加权集随机测试码生成与基于状态转移概率计...  (本文共120页) 本文目录 | 阅读全文>>

华中科技大学
华中科技大学

SoC的层次式测试方法研究

以超深亚微米(VDSM,Very Deep Sub-Micron)工艺和IP(Intellectual Property)核复用技术为支撑的片上系统SoC(System-on-Chip)技术正得到迅速发展。SoC芯片以其功能强、体积小、功耗低和开发周期短等优点而具有巨大的市场需求。但是,SoC芯片的极端复杂性和极高的工作频率以及嵌入式IP核的应用使得对SoC的测试和验证变的非常困难。SoC的测试包含许多方面的内容:可测试性电路设计DFT(Design For Test)方法的研究、故障模型(Fault Model)研究、测试激励检测矢量的自动产生ATPG(Auto Test Pattern Generator)算法研究、测试访问接口Wrapper设计、测试访问机制TAM(Test Access Mechanism)的设计与优化、测试调度(Test Schedule)问题研究、测试激励检测矢量产生及测试响应获取的硬件电路实现方法研...  (本文共112页) 本文目录 | 阅读全文>>

浙江大学
浙江大学

可复用IP核以及系统芯片SOC的测试结构研究

随着集成电路制造技术的快速发展,系统芯片SOC逐渐成为现实。SOC将一个完整的系统集成在单个芯片上,从而缩小了系统的体积;SOC减少了SOB系统中芯片与芯片之间互连延时,从而提高了系统的性能;SOC采用基于核的设计方法,从而缩短了设计周期,降低了芯片成本。但SOC设计也遇到诸多挑战,测试复用就是其中的挑战之一。本文从测试复用的角度,系统地研究了可复用IP核以及系统芯片SOC的测试结构。测试复用的第一个问题就是可复用IP核测试结构设计问题。常用核测试结构就是在IP核输入输出端口上添加测试环。本文在详细分析两种典型的测试环结构即IEEE P1500测试环和飞利浦的TestShell测试环的基础上提出了一种三态测试环结构。该结构允许共用同一条测试总线的IP核直接连接到测试总线上,从而保证测试数据可以在单个测试时钟周期内从核的测试激励源传送到IP核输入端口或从IP核输出端口传送到响应分析器。测试环结构的关键是测试环单元设计。本文在详细分...  (本文共123页) 本文目录 | 阅读全文>>

西安电子科技大学
西安电子科技大学

SoC低成本测试技术与实现方法研究

测试已经成为系统芯片(SoC)设计过程中一个不可或缺的组成部分,而且随着芯片集成度和复杂度的不断提高,测试成本也随之增加。如果按照目前的发展趋势,测试成本将有可能超过芯片自身的设计和制造成本。为了解决这个日益严重的问题,本文将重点研究如何在不修改SoC内部IP核的基础上降低测试成本。通过分析成本不断攀升的各个影响因素,可以发现测试压缩是一种有效的解决办法。测试压缩在保障测试质量前提下,能有效地减少测试数据量和测试时间,从而降低芯片的测试成本。测试压缩由于其巨大的实用价值,受到了学术界和工业界的广泛关注。根据测试数据性质的不同,测试压缩可分为测试激励压缩和测试响应压缩两个方面。本文在激励压缩和响应压缩两方面都展开了研究,提出了多种压缩算法,并使用学术界的基准电路和工业界电路对算法进行了验证分析。在测试激励压缩方面,可以把测试激励数据表示成一个三维立方体结构,其中Z轴方向表示激励数据中测试向量的个数、Y轴方向表示各测试向量中包含子向...  (本文共157页) 本文目录 | 阅读全文>>

东南大学
东南大学

低功耗内建自测试(BIST)设计技术的研究

深亚微米工艺技术和基于IP核复用的系统芯片(SoC)设计技术给集成电路的设计和测试带来了很大挑战,大大增加了测试的难度和成本。BIST能最大程度地把测试过程集成在待测芯片内,已经成为解决芯片测试难题和降低测试成本的主要手段。一般而言,芯片的测试功耗要远大于正常工作功耗,而BIST的广泛应用给低功耗测试提出了新的挑战。本文在分析BIST结构和功耗模型的基础上,针对test-per-scan和test-per-clock两大BIST类型,研究相应的低功耗BIST测试方法,设计和改进可测性设计电路,研究合理的测试策略和测试矢量生成技术,以使所设计芯片满足测试时功耗限制的要求。对于test-per-clock结构来说,降低测试功耗的主要办法是进行测试向量生成的优化设计。通过分析可以发现LFSR种子选取对降低测试功耗有重要意义,而测试向量中存在的无效测试向量,对于降低测试功耗也有很好的启发作用。本文采用模拟退火算法较好地解决了优化种子的选...  (本文共93页) 本文目录 | 阅读全文>>