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系统芯片SoC测试数据压缩方法研究

微电子技术的迅速发展促进了系统芯片(SoC)的出现,并由此将集成电路带入了一个新的发展时期。由于SoC采用的是以复用IP芯核为主的设计技术,因而既能加快开发进度,又能提高系统整体性能。但随着SoC集成IP核数目的增多,功能越来越复杂,SoC的测试数据量也随之急剧增加,其测试访问也变得更加困难,进而也就为SoC的测试带来了更大的挑战。对此,本论文围绕SoC测试数据压缩问题展开了研究。编码压缩技术作为测试数据压缩方法的一个重要分支,已被广泛采用。本文分析了一些典型的编码技术,虽然压缩效率比较高,但存在解压非常复杂的问题。针对这个问题,本文提出了变长—定长的距离标记编码压缩方法,这种方法不仅数据压缩效率高,而且通讯协议简单,解压电路硬件开销小。本文提出的距离标记压缩方法,首先根据测试集无关位较多的特点,采用多扫描链相容压缩预处理测试数据,实现多扫描链测试数据的共享。对应多扫描链相容压缩的解压硬件成本极小,只需一组扇出线,但它所获得的测  (本文共67页) 本文目录 | 阅读全文>>

合肥工业大学
合肥工业大学

基于测试源划分的系统芯片测试数据压缩方法研究

超深亚微米技术的发展促成了系统芯片SoC的出现,并由此将VLSI带入了一个新的发展阶段。由于SoC采用复用IP核为主的设计技术,从而使SoC不论在开发周期,还是在系统功能、性能方面,均具有无可比拟的优点。但随着SoC集成IP核数目的增多,测试数据量和测试应用时间急剧增加,若通过提高传统的自动测试设备的存储量和增加其传输带宽的途径来解决该难题,将使测试成本显著上升。因此,压缩测试数据成为减少测试时间和降低测试成本的一种有效途径。本文从国内外几种经典的基于测试源划分的测试数据压缩方法入手,对各种方法的优缺点进行了分析,总结了每种方法各自的适用范围,并在此基础上提出了以下两种新颖的编码方案:第一种,状态翻转连续长度码。其基本思想是对测试数据流中连续的“0”和“1”的长度以相同的方法编码,不像Golomb码和FDR码仅仅限制对连续“0”的长度进行编码。另外,所建议的方案直接编码一个预先计算的测试集,也不需要为了获得最大的压缩,重新排列这...  (本文共65页) 本文目录 | 阅读全文>>

哈尔滨工业大学
哈尔滨工业大学

系统芯片测试优化关键技术研究

随着集成电路工艺技术和设计方法的提高,集成电路的规模越来越大,使得原来要由多个芯片才可以实现的复杂系统被集成在单个芯片上成为可能。在这种背景下,系统芯片(SOC, System-on-a-Chip)应运而生。SOC技术采用IP核复用的设计方法,将整个系统映射到单个芯片上,既可以加快开发进度,又可以缩小产品体积、提高系统性能,近年来得到了广泛的应用。然而随着SOC集成的IP核数目的增多,其功能越来越复杂,SOC的测试数据量、测试功耗也随之急剧增加,对各个IP核进行测试访问也变得更加困难,这些都为SOC测试带来更大的挑战。本文在研究SOC测试结构的基础上,对当前SOC测试中存在的问题进行分析,重点针对测试数据量大、测试功耗高和测试时间长这三个关键问题进行研究,提出了相应的解决方法,并在ISCAS’89和ITC’02标准测试集上进行仿真实验,验证了方法的有效性和实用价值。本文的主要研究内容和成果如下:1.对基于编码的测试压缩方法进行研...  (本文共128页) 本文目录 | 阅读全文>>

合肥工业大学
合肥工业大学

基于响应相容及组频率编码的测试数据压缩研究

随着芯片集成度的提高和系统规模的增大,测试数据和测试时间迅速增加,这直接导致了测试成本的上升,同时,传统的自动测试仪器(ATE)的存储容量、速度和带宽不能很好地满足测试的需要。这使得芯片的测试面临越来越多的挑战,而如何压缩迅猛增加的测试数据量就是挑战之一,对它的研究受到学术研究机构、集成电路设计商、电子设计自动化工具厂商和集成电路制造企业的密切关注。本文围绕SoC测试数据压缩方法展开研究。测试数据压缩有效地减少了数字电路测试时传输的数据量和测试时间,缓解了因集成度的迅速提高所带来的海量测试数据与传输带宽的矛盾。本文对测试的相关概念,及其面临的挑战进行了介绍,并对测试激励压缩方法及其在工业中的应用进行了总结。本文提出了一种称为分组频率Golomb码的测试数据压缩方法,针对测试集中游程长度分布的不均匀性,通过重新构建Golomb码的前缀码来对码字进行更有效的利用,从而达到提高测试数据压缩率的目的。实验结果表明,本方法能有效提高Gol...  (本文共58页) 本文目录 | 阅读全文>>

哈尔滨工程大学
哈尔滨工程大学

测试数据编码压缩技术的研究

系统芯片SoC是当前国际VLSI的发展趋势和新世纪集成电路发展的主流。SoC不论在开发周期,还是在系统功能、性能方面,均具有无可比拟的优点。与此同时,随着SoC集成IP核数目的增多,功能越来越复杂,SoC的测试数据量、测试功耗也随之急剧增加,测试成本变得更加昂贵,进而也就为SoC的测试带来了更大的挑战。对此,本文围绕SoC的测试数据压缩问题展开了研究,并提出了新的压缩/解压方案,来达到减少SoC测试数据量、缩短测试时间,并尽可能降低硬件开销和测试功耗的目的。编码压缩技术作为测试数据压缩方法的一个重要分支,已被广泛采用。本文分析了一些典型的编码技术,虽然压缩效率比较高,但是长游程的编码的压缩率不是很理想。针对这个问题,本文提出了编码前缀映射的压缩方法和长游程的二次编码压缩方法。首先,本文详细论述SoC测试面临的挑战、SoC测试相关概念、系统芯片SoC和IP核基本概念和SoC测试数据压缩技术的基本要求。然后,重点介绍了SoC测试数据...  (本文共69页) 本文目录 | 阅读全文>>

湖南大学
湖南大学

基于全扫描设计的SOC测试数据压缩方法研究

集成电路(IC)工艺和设计方法的提高,在单个芯片上集成多个芯片实现更为复杂的功能成为可能,系统芯片(SOC)集成技术在这种背景下应运而生。SOC的实现是采用知识产权(IP)核复用的设计方法,在单个芯片上映射整个系统。这种复用的设计方式不但可以减小电子产品的体积,同时,还能提升产品开发速度,提高系统运行效率。随着SOC中对IP核数目集成数量的增加,性能不断提升,功能不断增强,其相应的测试数据量、测试功耗也急剧增加,如何降低SOC的测试时间从而降低其测试费用成为SOC系统级测试中亟待解决的首要问题。本文在研究SOC测试方法、测试压缩技术和测试结构的基础上,对目前SOC测试中存在的主要问题进行了分析,并且重点针对测试数据量大,耗费时间长的问题,对SOC测试数据压缩技术进行了研究,提出了一种基于数据相容性的测试数据压缩算法和一种基于变游程的测试数据压缩算法,主要研究成果如下:(1)提出了一种混合相容数据块的数据压缩编码算法,该算法根据测...  (本文共57页) 本文目录 | 阅读全文>>