随着集成电路工艺进入纳米时代,在集成电路设计约束重要性方面,功耗已成为与性能等量齐观的设计约束.由于缺少有效的晶体管级时延模拟器,所以现有的低功耗设计技术均为逻辑门级功耗优化方法.受惠于更低的优化颗粒度,晶体管级优化方法具有比逻辑门级方法更强的静态功耗优化能力,因此针对高静态功耗...[详细]
《计算机研究与发展》2008年04期
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提出了一种新的晶体管级时延模拟方法,为了保证模拟的精度,综合考虑了存在于短沟道晶体管中的短路电流、输入/输出耦合电容和载流子速度饱和等效应对MOSFET晶体管沟道电流的影响,针对经典的ALPHA沟道电流分析模型(Alpha-Power-Law)进行了改良,以达到精确计算沟道电流的...[详细]
《计算机辅助设计与图形学学报》2006年12期
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文章简要介绍了晶体管级的双指数电流脉冲故障注入方法和软错误率的计算方法,在此基础上提出了一种对软错误具有防护作用的DIL-SET时序单元。DIL-SET...[详细]
《企业技术开发》2013年Z1期
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集成电路工艺水平的发展使得特征尺寸减小、临界电荷量变低,电路很容易受到外界影响而产生故障。不论是宇宙太空中,还是我们赖以生存的大气层中,都存在着影响集成电路可靠性的辐射粒子。高能辐射粒子撞击器件的灵敏区,会使其发生电离效应,产生高密度的电子空穴对,影响电路稳定性。辐射造成的错误分...[详细]
西安电子科技大学 硕士论文 2015年
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在超大规模集成电路设计中,时序分析的精度和完备性决定了芯片是否能达到预期的性能。门级静态时序分析技术凭借容量和速度的优势,在集成电路时序分析市场上占据着主导地位,但是随着市场竞争加剧,芯片项目周期要求越来越短...[详细]
《中国集成电路》2021年03期
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不精确的广义门电路可靠性映射到门级或高层应用时误差容易因规模效应等而被过度放大导致结果不可靠.本文选择了在门级电路可靠性精确评估中得到有效验证的PTM模型用以精确计算晶体管级广义门电路的结构可靠性;分析了晶体管级广义门电路结构的逻辑抽象并转换成了功能一致的门级...[详细]
《中国科学:信息科学》2014年10期
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介绍了时钟电路芯片的功能,给出了Star-RCXT(RC参数提取工具)的晶体管...[详细]
《微处理机》2010年05期
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随着VLSI的发展,电路日益增长的复杂性,使得自动从电路的晶体管级网表中抽取出门级模型变得愈发重要。在传统应用上,得到的门级模型可用于电路的功能仿真,与晶体管级仿真相比可节约大量的资源;而在形式化验证中,尤其是等价性检验中,门级模型的自动抽取也扮演着非常重要的角色。所以,必须研究...[详细]
电子科技大学 硕士论文 2007年
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为了克服现有延时模型所遇到的困难,本文对静态时序分析中通过晶体管级电路模拟来计算门延时的方法进行了研究,该技术的关键是延时测试波形的自动生成。文中分析了多输入同时翻转对最大门延时的影响,提出了一种可以用于测试波形生成的多输入同时翻转模型。基于该模型,提出了互补CMOS电路和...[详细]
《计算机工程与科学》2008年09期
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随着电路规模的扩大、设计主频的提高以及制造工艺的限制,同步电路设计遇到了前所未有的挑战,时钟偏差、时序收敛以及时钟功耗等问题日益突出。相对而言,异步电路使用本地握手信号来控制电路各模块操作的时序,从根本上解决了同步电路所面临的许多问题,并以可移植性好、模块化程度高、电磁兼容性强等...[详细]
国防科学技术大学 博士论文 2008年
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